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楼主: cynthia_hyx

[求助] 用verilog A 在spectre下仿真 无结果

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发表于 2014-12-9 12:04:57 | 显示全部楼层
之前没注意看,你的这个测试平台很奇怪,你想测试啥?下面挂的什么东西?代码能贴出来不?一般都只直接用analogLib下的gnd做地,不知道你这个是啥东西!
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 楼主| 发表于 2014-12-9 12:14:34 | 显示全部楼层
回复 9# hujiaomianhao
屏幕快照 2014-12-08 下午11.12.59.png 这是照着你给我的连接中其中一个例子写的
电路图没变
但是仿真如下,真是抓狂啊!!!
屏幕快照 2014-12-08 下午11.11.49.png

另外 我想问一下, 每次我编辑完或者修改完verilogA的code后,需要在对应创建的symbol里做什么修改么???
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 楼主| 发表于 2014-12-9 12:19:21 | 显示全部楼层
回复 11# hujiaomianhao
我之前根据一个tutorial里的两个例子(RLC 和inverter)测试过Cadence里的spectre,里面就是用的tiedown接地的

我现在目的是自己用verilogA创建一个模块,然后仿真测试,我想先写一个电阻试一下软件的功能。但是这个code写出来的电阻不能仿真,同样的电路我换成cmosp18里的内置电阻,就可以正常仿真。


不胜感激!
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发表于 2014-12-9 13:14:05 | 显示全部楼层
你先用 ahdlLib 里的 res 试一下,看看是不是你的test bench有问题 一步步排除
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发表于 2014-12-9 13:16:27 | 显示全部楼层
那就不清楚了!!!
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