如何用C语言写verilog的testbench的输入激励？

北城以南 · 发表于 2014-12-1 15:22:10

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如题！最近写了一个NoC的路由器，搭建了一个16核的众核结构，想分析其传输性能。但是用以往的写testbench的方式，有16个输入激励要写，而且每个输入端有一堆信号端，然后写了两下头大了，规模太大，，听人讲可以用C语言写testbench的输入激励，然后testbench再读取。有哪位大神可以指点指点，网上搜了半天也没有相关的资料

A1985 · 发表于 2014-12-1 16:48:18

上验证方法学，性能统计，通常这个还得专门EDA 性能工具来做。这种NOC。。。

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