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[求助] vivado multi_path 问题求助

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发表于 2014-11-25 13:57:32 | 显示全部楼层 |阅读模式

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假如有FF_A 和FF_B 时钟分别是clk_a  , clk_b , 且 clk_b是clk_a 的四分频  那么从FF_A 的Q 端 到FF_B的D端 需要设置multi_path 么?刚接触FPGA 请大神普及基础啊
发表于 2014-11-25 20:55:11 | 显示全部楼层
回复 1# denifee


   multi_path 怎么处理啊?用频率低的时钟采集高频率时钟的信号,有可能猜到错误的值。应该有类似握手信号的时能信号吧
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