十六进制7段数码显示译码器设计

LGP

实验一 十六进制7段数码显示译码器设计

实验目的：

       1.熟悉硬件逻辑电路的一般设计和测试流程;

       2.嵌入式逻辑分析仪使用方法;

实验内容及步骤：

       1.用Verilog HDL设计1位7段数码管的显示译码电路，能够显示0~f。显示数字由SW3~SW0设定；

       2.使用嵌入式逻辑分析仪进行仿真；

       3.将实验程序下载到DE2运行。

一：实验程序

module decoder(out1,a);

input [3:0]a;

output [6:0]out1;

reg [6:0]out1;

always@(a)

begin

case(a)

4'b0000ut1<=7'b1000000;

4'b0001ut1<=7'b1001111;

4'b0010ut1<=7'b0100100;

4'b0011:out1<=7'b0110000;

4'b0100:out1<=7'b0011001;

4'b0101:out1<=7'b0010010;

4'b0110:out1<=7'b0000011;

4'b0111:out1<=7'b1111000;

4'b1000:out1<=7'b0000000;

4'b1001:out1<=7'b0011000;

4'b1010:out1<=7'b0001000;

4'b1011:out1<=7'b0011100;

4'b1100:out1<=7'b1000111;

4'b1101:out1<=7'b0100011;

4'b1110:out1<=7'b0000110;

4'b1111:out1<=7'b0001110;

endcase

end

endmodule

3

引脚