DC综合中set_load和set compile_seqmap_propagate_constants的问题

522526tl · 发表于 2014-11-10 17:11:10

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问连个关于DC 综合的问题第一，set_load 和 set_fanout_load 有什么区别
第二，网上有说：dc工具在默认情况下对电路进行了优化，需要关闭：
set compile_seqmap_propagate_constants false
为什么需要关闭呢，DC过程的三个步骤 translation Mapping optimization，这里面不就包含优化吗，为什么要关掉优化呢不理解

522526tl · 发表于 2014-11-16 14:11:52

自己顶一下吧

winson_cys · 发表于 2020-7-26 17:59:23

我也想知道，有没有大佬给解释一下呀

noobmaster69 · 发表于 2021-5-14 14:24:46

同问

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