请教关于功能仿真 VCS与NCverilog、MOdelsim不一致的问题。

xikezn · 发表于 2014-11-8 09:51:26

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兄弟一个同步设计，Ncverilog和modelsim功能仿真都ok，但是VCS仿真的预期结果不一致。一般是什么样的语法结构导致的？
有经验的兄弟指点一二.

whz7783478 · 发表于 2014-11-9 21:04:51

命令呢？
timing_delay_zero?
nospecify？
等等，看看说明文档

xikezn · 发表于 2014-11-13 12:18:41

回复 2# whz7783478

问题已解决，谢谢。主要是 ** 符号识别问题。

飞扬紫百合 · 发表于 2014-11-13 12:41:18

查一下配置，code是最好严格按着稍旧一点的标准来做

starrymorn · 发表于 2016-1-28 14:45:45

曾经也碰到一个类似问题，nc仿真结果Ok, vcs仿真跑起来进入死循环，至今没找到原因

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