FPGA问题咨询

emajiao · 发表于 2014-11-7 10:09:53

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在FPGA中，有diffclkP/N管脚，本来是要接差分对时钟的，但是如果我分别接了两个单端的时钟输入到P和N管脚上会有什么问题么？

insunshinecn · 发表于 2014-11-7 11:41:45

没有问题，相当于两个输入时钟。在管脚约束的时候，不定义clk为差分就可以了。

eaglelsb · 发表于 2014-11-7 12:46:31

要注意这两个时钟源的相位问题，如果是严格的相差180，且最好来源于同一个时钟产生器，要不然就直接单端输入好了，差分不是必须项。

emajiao · 发表于 2014-11-7 13:53:11

回复 3# eaglelsb

谢谢，这个问题我也问过技术支持，他给的回复是可以作为普通IO用，但是最好只用P或者N端，因为可能PN端会相互干扰，不建议同时把PN端都当做普通IO。

eaglelsb · 发表于 2014-11-7 14:03:12

单端输入的话只能P端输入，N端是不能当成时钟单独输入的。

insunshinecn · 发表于 2014-11-7 14:09:12

N端不可以单独输入时钟吗？但我看后边标注的是CLK1 CLK2 CLK3并没有P和N的区分。

zmac · 发表于 2014-11-7 15:47:36

N端好像不行吧

xduryan · 发表于 2014-11-7 20:52:27

回复 1# emajiao 不能接两个单端时钟。差分时钟引脚可以接差分时钟，也可以接单端时钟，当接单端时钟时，必须接到P端，N端不能再接其他时钟；当不用来接时钟，当做普通io时，随意。

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