UVM+questa_sim 10.2c编译报错

441307320 · 发表于 2014-11-5 10:10:56

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

在学习《uvm实战》过程中，在questa_sim 10.2c上面跑书里面的实例，结果报错，希望有朋友可以指导一下是为什么，代码如下

module dut(clk,
rst_n,
rxd,
rx_dv,
txd,
tx_en);
input clk;
input rst_n;
input[7:0] rxd;
input rx_dv;
output [7:0] txd;
output tx_en;
reg[7:0] txd;
reg tx_en;
always @(posedge clk) begin
if(!rst_n) begin
txd <= 8'b0;
tx_en <= 1'b0;
end
else begin
txd <= rxd;
tx_en <= rx_dv;
end
end
endmodule

复制代码

`ifndef MY_DRIVER__SV
`define MY_DRIVER__SV
class my_driver extends uvm_driver;
function new(string name = "my_driver", uvm_component parent = null);
super.new(name, parent);
endfunction
extern virtual task main_phase(uvm_phase phase);
endclass
task my_driver::main_phase(uvm_phase phase);
top_tb.rxd <= 8'b0;
top_tb.rx_dv <= 1'b0;
while(!top_tb.rst_n)
@(posedge top_tb.clk);
for(int i = 0; i < 256; i++)begin
@(posedge top_tb.clk);
top_tb.rxd <= $urandom_range(0, 255);
top_tb.rx_dv <= 1'b1;
`uvm_info("my_driver", "data is drived", UVM_LOW)
end
@(posedge top_tb.clk);
top_tb.rx_dv <= 1'b0;
endtask
`endif

复制代码

`timescale 1ns/1ps
`include "uvm_macros.svh"
import uvm_pkg::*;
`include "my_driver.sv"
module top_tb;
reg clk;
reg rst_n;
reg[7:0] rxd;
reg rx_dv;
wire[7:0] txd;
wire tx_en;
dut my_dut(.clk(clk),
.rst_n(rst_n),
.rxd(rxd),
.rx_dv(rx_dv),
.txd(txd),
.tx_en(tx_en));
initial begin
my_driver drv;
drv = new("drv", null);
drv.main_phase(null);
$finish();
end
initial begin
clk = 0;
forever begin
#100 clk = ~clk;
end
end
initial begin
rst_n = 1'b0;
#1000;
rst_n = 1'b1;
end
endmodule

复制代码

my_driver.sv出现报错，在第三行class my_driver extends uvm_driver;
报错信息如下：
1.near "uvm_driver" syntax error,unexpected IDENTIFIER
2.Error in class extension specification

441307320 · 发表于 2014-11-5 10:11:56

我看systemverilog里面对于类的继承的语法也是这样的，所以不知道为什么会出现这种错误

IC狂人 · 发表于 2014-11-5 14:34:15

uvm_driver用法不对，其定义uvm_driver #(REQ,RSP)，必须有REQ参数

441307320 · 发表于 2014-11-5 15:09:03

uvm_driver用法不对，其定义uvm_driver #(REQ,RSP)，必须有REQ参数
IC狂人发表于 2014-11-5 14:34

登录/注册后可看大图

那该怎么写呢？

allencherry · 发表于 2014-11-5 16:15:17

加上数据包类型就可以了

441307320 · 发表于 2014-11-5 16:24:33

加上数据包类型就可以了
allencherry 发表于 2014-11-5 16:15

登录/注册后可看大图

试过了，还是报错，跟没加一样的

allencherry · 发表于 2014-11-5 18:27:24

这样试一下，
class xxx_driver extends uvm_driver #(transaction_class_name);

李赞dajiaba · 发表于 2015-1-23 14:34:32

回复 7# allencherry

求问大神那个transaction_class_name应该填什么？谢啦

soulsearch · 发表于 2015-7-3 13:06:47

回复 1# 441307320 class my_driver extends uvm_driver;我在这行代码前加了include “uvm_pkg.sv”因为在需要的地方导入uvm_pkg，不然不能识别uvm_driver类

silencefpga · 发表于 2015-8-6 21:11:30

贴出你的do文件看看，应该是你的TCL脚本有问题

[求助] UVM+questa_sim 10.2c编译报错

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1