DC综合时loop该如何约束？

muzilinvkouyue · 发表于 2014-11-3 16:22:16

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如题，请教各位达人，在DC综合时，设计中有loop该如何约束？

chengroc · 发表于 2014-11-4 08:36:57

要看是什么loop，若loop无dff，要反馈给设计检查是否无害。若有dff，也不用特别约束，工具为了分析timing，会将其从某个点切断去分析

muzilinvkouyue · 发表于 2014-11-4 09:07:39

回复 2# chengroc

谢谢，loop的输出端是到dff的D端的，可是loop的input端有一个是clk，也不需要去关注吗？那么在PR的时候呢，需要定义为false path吗？

chengroc · 发表于 2014-11-4 10:11:58

能发个图描述一下loop的电路结构吗

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