clock insertion delay 偏大怎么debug

xingyun666666

回复 3# Timme
您好，前辈：
第一个问题
看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。那么什么样叫摆的顺畅合理？

第二个问题
如果以上不能解决，你需要划分出关键寄存器，重点收它们的Insertion Delay。请问收他们的insert delay有什么方法吗？

期待您的回复，不胜感激

Timme

   

回复  Timme
您好，前辈：
第一个问题
看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅 ...
xingyun666666 发表于 2017-11-22 13:49

                               
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顺畅的意思是：没有detour

关于什么叫合理的Lab ：
      你想以最小的延时让一个信号传输1000um的距离。请以穷举排列组合的方法， 覆盖各种数量和类型的Buffer、Inverter，覆盖各种NDR和Layer组合， 挑出其中延时最小的最优解，并分析为什么这个组合延时最小。

进阶Lab：
      用脚本自动循环实验的方式找出上面这个最优解。（这样你就完成了一个粗糙的优化引擎）

兔老爷

icc和innovus都有看时钟的gui 最好在place后就分析清楚时钟的结构 做好各种设置

xingyun666666

回复 13# 兔老爷
请问，分析tree的结构主要看哪些？从哪些点入手？