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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于流水线ADC的冗余校正
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[求助] 关于流水线ADC的冗余校正

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彳亍
发表于 2014-10-27 16:14:07 | 显示全部楼层 |阅读模式

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本帖最后由 彳亍 于 2014-10-27 16:58 编辑

有谁能证明一下为什么1.5bit每级的流水线ADC的输出编码要把每级的输出错位相加，没看到有证明这个的论文，好多文章都说是这样做的，但是都没说为什么，求大神解释！！！！！或者给点提示和自己的想法也行啊！！
流水线, 冗余校正, 证明

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