设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于流水线ADC的冗余校正
返回列表 发新帖
查看: 2369|回复: 0

[求助] 关于流水线ADC的冗余校正

[复制链接]
彳亍
发表于 2014-10-27 16:14:07 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
本帖最后由 彳亍 于 2014-10-27 16:58 编辑

有谁能证明一下为什么1.5bit每级的流水线ADC的输出编码要把每级的输出错位相加，没看到有证明这个的论文，好多文章都说是这样做的，但是都没说为什么，求大神解释！！！！！或者给点提示和自己的想法也行啊！！
流水线, 冗余校正, 证明

相关帖子
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-31 18:32 , Processed in 0.014942 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表