什么叫做tie_high，tie_low pins

changlai0703 · 发表于 2019-6-4 15:40:28

esd保护

l690527 · 发表于 2019-6-11 23:16:40

網表裡面的通常是接 1'b0
gate 不能直接接 vdd vss 先進製程會被打穿 gate

有些port pin 要接 vdd vss 會利用 tie hi/lo cell去接
不是真的接 vss vdd

我诗故我在 · 发表于 2020-6-30 09:13:58

学习一下

sunhongwei · 发表于 2021-11-29 14:46:52

tap cell是连接衬底电位加的cell，防止出现latch up。
tie cell分tie high和tie low，分别提供电源地电位
tie cell 是在作pre—timing时加的，好像是防止击穿效应。

baimax · 发表于 2022-6-22 22:44:57

固定高/低电平，具体要求可以在netlist中找到，表现形式可以在invs或者icc中看到Tie_cell

eelin · 发表于 2023-12-13 15:13:17

跨越9年的问题和解答，学习了

wisywyx · 发表于 2023-12-15 14:21:42

l690527 发表于 2019-6-11 23:16
網表裡面的通常是接 1'b0
gate 不能直接接 vdd vss 先進製程會被打穿 gate

正解 up up

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