新手请教Verilog语法问题

shishenren · 发表于 2014-10-24 12:22:52

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条件编译标志可以用·define语句设置，但是条件执行用·define宏定义不行的啊，那么该用什么设置标志呢？
明天就要交实验了，还望大神指点啊

tianguau · 发表于 2014-10-24 21:43:37

Parameter

zhangdq · 发表于 2014-10-26 11:00:21

文件中加入·define ，有可能有些文件没加入，
有些工具可以在工具中设置macro

yadog · 发表于 2014-10-26 13:10:40

generate是个好东西，基本语法如下：

generate if (PARAMETER)
begin

....

end
else
begin
...
end
endgenerate

[求助] 新手请教Verilog语法问题