|

楼主 |
发表于 2014-10-24 15:52:19
|
显示全部楼层
回复 5# jun_dahai
谢谢回复啊,懂了!那如果是在同一个module里的应该也是会被force为0的对吧?
比如
module xx_top();
wire b;
initial
force block1.in_1 = 0;
block0 block0 (
.out(b), //output port
);
block1 block1 (
.in_1(b), //input port
.in_2(b),//input port
);
endmodule
那么,结果就是:
xxx_top.b, xxx_top.block1.in_1, xxx_top.block1.in_2被强制赋值为0;而xxx_top.block0.out仍然保持原值
对吧? |
|