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楼主: linghuqiubai

[求助] DDR3 Read Leveling

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 楼主| 发表于 2016-6-22 16:18:08 | 显示全部楼层
回复 20# justfigo

呵呵,也是慢慢摸索的
发表于 2016-6-23 19:42:25 | 显示全部楼层
回复 21# linghuqiubai

{0DB64FF6-47DE-4F51-8117-30E25BD2A9FD}.bmp
上图来自JEDEC 79-3(DDR3的spec),有一点疑问,在write时是什么操作
保证DQS的上升沿基本对齐到DQ的中心里,也就是数据眼图开口最大处?
 楼主| 发表于 2016-6-27 11:52:29 | 显示全部楼层
回复 22# justfigo

一般都是通过写校验,具体做法是先向固定地址写固定pattern,然后读出。每一组写操作将写dqs的相位移动一点,然后记录读出数据的正确性。找到读数据恰好出错的两个极值,然后取中间值就是最佳写dqs的相位。当然,在做写校验之前,要先通过初步的读校验来保证读出数据的有效性。
发表于 2016-6-29 09:21:34 | 显示全部楼层
回复 23# linghuqiubai


   在write Leveling的时候保证了ck和dqs相位对齐;如果此时再移动dqs的相位以满足dqs和dq的中间对齐,那么dqs跟ck不就不对齐了吗
我想是不是移动的其实是dq的相位?
 楼主| 发表于 2016-6-29 15:12:26 | 显示全部楼层
回复 24# justfigo


  啊,你说的没错……
发表于 2016-9-21 12:30:42 | 显示全部楼层
学习了
发表于 2016-9-27 11:20:30 | 显示全部楼层
回复 25# linghuqiubai

我也在看这个,请问哪里有read leveling 的spec吗?
 楼主| 发表于 2016-9-28 15:15:07 | 显示全部楼层
回复 27# qinlongdwtdx

没有什么特别详细的手册,Xilinx的MIG和Altera的EMIF控制器,都有DDR初始化相关的介绍,但也不是特别详尽,你可以找来看看。
发表于 2017-2-16 15:11:54 | 显示全部楼层
这是啥问题呀?
发表于 2018-7-26 16:40:27 | 显示全部楼层
回复 24# justfigo


   write leveling 和read leveling是分别校准的write operation中dqs和ck 之间phase 以及read operation中 internal dqs 和dq之间的phase和dq间deskew,是为了同时保证high frequency下write operation和read operation的正确性
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