Xilinx的HLS出来后，verilog语言会被淘汰吗？

zhouyu504 · 发表于 2016-11-14 17:12:48

新手围观一下

eggcar · 发表于 2016-11-14 17:19:19

还不如期待verilog赶紧出个大版本更新。。。2001真是太挫了，大量本该pre compile的功能现在都只能指望script来实现

fengwwwye · 发表于 2016-11-14 18:05:38

应该不会吧，还在学习Verilog呢！

McuPlayer2013 · 发表于 2016-11-15 08:20:31

淘汰就淘汰，一个语言而已，好比systemc 他也有RTL层次的描述，换什么语言，有些东西不可能避免，必须有东西去描述控制，时序，对我们来说还来换去都是一样的东西，只是描述的方法和层次不一样。所以完全没必要担心，好好做设计，换语言了换就行了，我觉得不管综合层次怎么变，我们要关心的东西永远不会变，比如我们实现某个协议，我主要关心的还是协议本身，然后用什么语言实现它。
wgej1987 发表于 2014-10-24 09:31

登录/注册后可看大图

非常同意此说法，设计是根本，描述语言只是一个表达方式

edwardk · 发表于 2018-11-28 11:30:34

学习中。。。。

hydroa · 发表于 2021-7-28 06:02:57

不会

abcliuya · 发表于 2024-5-29 16:36:31

10年了，打个卡，好像现在verilog还没有淘汰。

rvisk · 发表于 2024-6-3 08:47:51

十年过去了，，，，verilog还是坚挺着

murphy522 · 发表于 2024-6-3 16:43:42

hls 使用 C 的方式做 FFT DDS, 等一些关键IP最大时钟和资源占用上都与直接用IP差得很多，控时序不直观，在一些2d滤波矩阵运算等二维数据处理上具有优势。C 仿真明显快于 hdl 仿真。局部的逻辑设计会使用 hls 产生算法IP。

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