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[求助] pt中产生.lib的问题

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发表于 2014-10-16 10:17:22 | 显示全部楼层 |阅读模式

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我使用的是smic 40nm的12t的库,做一个硬核, PR结束, 现在使用PT产生一个.lib文件,

这个硬核的时钟端口为:clk

在产生的.lib中, ss corner下, 发现clk端口的timing的情况是:

min_clock_tree_path:
timing_sense: negative
cell_rise: 0.8

min_clock_tree_path:
timing_sense:positive
cell_rise: 0.6
cell_fall: 0.6

max_clock_tree_path:
timing_sense: negative
cell_rise: 1.23

max_clock_tree_path:
timing_sense:positive
cell_rise: 1.23
cell_fall: 0.75

我想知道, 为什么会有1.23这样大的值?
我在pt中report_clock timing  -type latency -hold ------结果是: 0.66
report_clock timing  -type latency -setup -----结果0.7

另外, 在ff coner下, 产生的.lib文件, 上述的这些值都在0.6---0.8之间, 没有出现1.23这样大的值


有知道的牛人, 帮我看下, 这样的情况是正常的吗?
我看了下, 手边的买的IP的.lib文件, 都没有出现差距这样大的值, IP和我使用的工艺库是一样的
发表于 2014-10-17 09:46:52 | 显示全部楼层
icc里面 report_clock_tree -summary 呢
发表于 2014-10-17 14:42:41 | 显示全部楼层
回复 1# 杭州太美丽


   你这个clock 有到memory 的么?
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