做完CTS后Debug clock 发现clockTree没连线怎么回事？

brrbaozi · 发表于 2014-9-30 11:29:27

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希望能者帮忙解决，请看下图第一个图就是没有连线的clockTree ,感觉sink端之间只有filghtline连接

sink 之间没连线

Debug clock

小干爹z2z · 发表于 2014-9-30 13:29:11

有route_zrt_group吗？

brrbaozi · 发表于 2014-9-30 15:23:05

回复 2# 小干爹z2z
请问route_zrt_group是什么意思？我使用的是EDI，你说的是ICC上的东西吧？在EDI中该怎么讲？
谢谢指点

小干爹z2z · 发表于 2014-9-30 18:54:32

回复 3# brrbaozi

哦那我不清楚回复错了 EDI的东西忘记了

brrbaozi · 发表于 2014-10-9 17:51:06

好的，谢谢楼主热心帮忙，同时请教其他高手，能不能帮助在下解决此问题

xylyc521 · 发表于 2014-10-10 15:17:28

回复 5# brrbaozi

用clock spec 文件了么？用的话就在产生的spec 文件中加入有一个route clock net 的option 脚本中也有下面这个变量设置成true。 setCTSMode -routeClkNet true

brrbaozi · 发表于 2014-10-28 19:01:44

谢谢，您的回复，SPEC文件中设了RouteClkNet Yes ,我们把lef中对cell重复定义的内容删除后，CTS绕线就好了，这是什么原因啊？CTS绕线与cell重复定义有什么关系

ljjbunny · 发表于 2014-10-29 13:25:26

谢谢，您的回复，SPEC文件中设了RouteClkNet Yes ,我们把lef中对cell重复定义的内容删除后，CTS绕线就好了 ...
brrbaozi 发表于 2014-10-28 19:01

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可能有错误就没有做某些工作了，我不熟edi，猜的哈

whitee · 发表于 2014-10-29 13:49:34

[原创] 做完CTS后Debug clock 发现clockTree没连线怎么回事？