设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › SystemVerilog的UE wordfile
返回列表 发新帖
查看: 2959|回复: 2

[资料] SystemVerilog的UE wordfile

[复制链接]
lvlingpeng17
发表于 2014-9-25 20:04:05 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
如题 SystemVerilog.rar (2.29 KB, 下载次数: 67 )
只是systemverilog的。
回复

举报

ccpi
发表于 2014-9-26 08:34:36 | 显示全部楼层
回复 1# lvlingpeng17

這個去ultraedit的網站下載就有了,還有更多其他的language
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

roc2007
发表于 2016-5-18 00:43:29 | 显示全部楼层
还不如我的全那
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 12:49 , Processed in 0.017426 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表