PLL simulation error

juniorm

对同一个设计，做了两种尝试：
1. 在netlist里面讲PLL的input直接tie到固定值，insert_dft & ATPG & simulation 都OK。
2.在netlist中PLL的input信号前增加一个MUX (S端连test_mode, I0接原来的信号，I1接固定值)
  用同样的脚本执行insert_dft & ATPG & simulation，结果观察waveform.
  发现，PLL的reference clk并不是在每个vector都产生一个pulse,而是在不同vector之间会存在几个低电平，
  这样导致PLL_clk会出现X。

我就觉得是在tetramax产生pattern时有错误，但不知道该怎么解
请各位多多指教~~

PS：为啥我的问题很少有人回答呢？是我描述的有问题还是怎样~~~