dft_drc 有error【已解】

juniorm · 发表于 2014-9-15 09:55:32

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本帖最后由 juniorm 于 2014-9-24 17:15 编辑

在电路中插入occ后，tetramax里面执行dft_drc,结果报S1 violation.
trace 电路，发现是OCC产生的clock为X导致的。
在往前trace,发现occ module里面，有一个DFF (fast_clk_enable)在shift mode检查时，
D pin为 111， CK为010，此触发器为负延有效，在shift mode，Q端输出为XX1.
这个Q端的X值，经过右面的逻辑，传到触发器的CK就变成了CK为0X0，就导致了S1 violation。
请问下，是否有人遇过同样的问题？该如何解决？
或者能否一起分析，讨论下？！
非常感谢！！

juniorm · 发表于 2014-9-15 14:30:23

回复 1# juniorm

trace到有问题的DFF截图如下：

希望多多帮忙~~~

juniorm · 发表于 2014-9-23 15:00:16

回复 2# juniorm

难道就没有人遇过同样的问题么~~~~帮帮忙~

juniorm · 发表于 2014-9-24 17:14:18

回复 3# juniorm

自己问，自己解吧~~~

之前只是在try flow，所以PLL的频率指定的比较低。。
把PLL频率调高点儿，就不再报此问题了~~~

p123qq · 发表于 2023-9-7 17:20:51

juniorm 发表于 2014-9-24 17:14
回复 3# juniorm

自己问，自己解吧~~~

我也遇到类似问题，请问如何调整pll 频率？

wisdom王 · 发表于 2023-10-10 16:08:15

p123qq 发表于 2023-9-7 17:20
我也遇到类似问题，请问如何调整pll 频率？

请问现在解决了吗我试过调整PLL频率好像不能解决问题

roy_liu · 发表于 2023-10-19 18:54:34

C:\Users\U\Desktop\微信截图_20231019185114
今天刚遇到相似的问题，我是没有做EDT，OCC不能识别我几个clk_group.

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