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[求助] verilog设计问题求助

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池承利

发表于 2014-8-28 09:00:04 | 显示全部楼层 |阅读模式

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小弟最近正在设计一个模块，碰到下面的一个问题，请各位大侠帮帮出出主意，我现在要比较35个17位的数据，从中选出一个最小值，要求系统时钟400Mhz,一个时钟出结果，我采用的是3个3个数据比较，总共会比较了三级才能得到最终结果，比较的时候采用的是one hot的case语句，但是综合出来的结果是400Mhz下，时序还差了0.06ns，不满足，各位有没有什么比较好的办法？？？？？

verilog, 代码, 时序, 数据比较