EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 电路设计论坛(数字/模拟) › 电路设计论坛 › verilog设计问题求助



EETOP诚邀模拟IC相关培训讲师	创芯人才网--重磅上线啦！

查看: 1802|回复: 0

[求助] verilog设计问题求助

[复制链接]

池承利

发表于 2014-8-28 09:00:04 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

小弟最近正在设计一个模块，碰到下面的一个问题，请各位大侠帮帮出出主意，我现在要比较35个17位的数据，从中选出一个最小值，要求系统时钟400Mhz,一个时钟出结果，我采用的是3个3个数据比较，总共会比较了三级才能得到最终结果，比较的时候采用的是one hot的case语句，但是综合出来的结果是400Mhz下，时序还差了0.06ns，不满足，各位有没有什么比较好的办法？？？？？

verilog, 代码, 时序, 数据比较