5输入与非门，在传输低电平0信号时，可靠吗？

taohuachangkai · 发表于 2014-8-14 13:33:35

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输入高电平时，最小为2.3V，典型工作电压3.3V。但是输出到地之间，5个NMOS是串接关系，那在输出下拉过程中，5个MOS上总共消耗的电压Vds，会不会影响后续电路对高低电平的判断？

lwjee · 发表于 2014-8-14 15:01:06

不会。应为你这是数字电路，vds很小。再说上面Pmos都关了

kwankwaner · 发表于 2014-8-15 13:03:32

回复 1# taohuachangkai

转换开始和结束的时候都不流电流哪里来的vds？需要注意的是转换时间，叠加这么多管下拉0的能力就很弱，转换时间延迟都很长，如果时钟很快那么功耗就会比较大。最多见4输入，5输入还是组合逻辑吧

taohuachangkai · 发表于 2014-8-25 09:35:36

回复 3# kwankwaner

多谢，时钟小于200K 我就是担心下拉能力不够，本是做模拟的，故理解不到位，认为输出电位是从ground拉下去的。因为中间还有东西，总感觉会有压降，害怕压差太大，会把本应该是低的信号误判成高了。你和2楼都讲不存在压降，是不是这样子的：因为数字电路要么是1，要么是0，从1变为0时，相当于本级输出不停地对ground放电，因为没有充电路径（理想），故可以完全放完最终到ground，只是时间的问题，正如你后边提示的电路转换速度问题？

taohuachangkai · 发表于 2014-8-25 09:36:35

回复 2# lwjee

非常感谢，现在基本上理解了该类电路的运行机制和需要注意的地方了。

kwankwaner · 发表于 2014-8-25 11:48:59

回复 4# taohuachangkai

可以如你所说。不过实际上还是有压降的，CMOS实际是压控电阻，所以没有完全断开或者导通，输出电位实际上PMOS和NMOS的分压，PMOS关了，实际上电阻可能到几百Gohm,nmos打开，电阻估计几百K，那么你算一下就知道实际最后的输出电压应该在几个uv级别，另外充放电时间就是这个电阻和寄生电容的RC来决定。

toka888 · 发表于 2014-8-25 23:32:03

回复 1# taohuachangkai

应该没问题的

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