ICC 顶层调用子模块时，子模块没有VDD和VSS的pin的问题

dddzr · 发表于 2014-8-8 09:19:18

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请教一下大家，我现在在顶层调用另一个已经用icc完成的两个子模块（想法是在顶层再把他们连起来），但是现在有个问题，顶层看不到两个子模块的外围的power ring，因此顶层的VDD无法和子模块的VDD相连，怎么解决这个问题？谢谢！

icfbicfb · 发表于 2014-8-8 14:33:28

下面create_macro_fram 的时候不会没有power pin吧，

derive_pg_connections 来连接下面的pg pin，

dddzr · 发表于 2014-8-8 17:56:44

回复 2# icfbicfb

谢谢版主的回答，create_marco_frame没有生成外围电源ring的pin，最后问别人是用create_terminal的方法（先create_port VDD VSS），按照电源ring的尺寸分布手动画了VDD和VSS的terminal，这时在顶层能看见子模块的VDD和VSS的pin，但是create_power_strap时，strap连不进去，只能连到子模块的边界，不知道为什么？求版主解惑。谢谢！

icfbicfb · 发表于 2014-8-8 23:54:46

连到边界的pg pin就可以了，只要接触到就行，不一定要伸进去

dddzr · 发表于 2014-8-11 10:28:13

回复 4# icfbicfb
谢谢版主的答复，前面的问题解决啦，但是出现一个新的问题，就是用create power strap时，将top的power ring连到子模块里面的power ring时，子模块部分不会自动打via，如下图所示，请版主指教，谢谢！

icfbicfb · 发表于 2014-8-11 10:41:49

这估计是fram挡住了所有金属层次的原因，那你用同层金属（比如这个黄的）往上stretch到上面和红色相连不行么，即把红色VDD往上拖到子模块上边，

dddzr · 发表于 2014-8-11 11:10:36

回复 6# icfbicfb

谢谢版主的答复，左边的metal2（黄色）是子模块的pin，无法stretch，另外我想在power ring上尽量多和顶层的power ring连接以保证电源的压降。另外，我感觉是不是在用create marco frame生产子模块的frame时可以通过某个option解决这个问题（试了很多option了，暂时还没有试出来，所以不知道思路对不对），不知道版主怎么看？谢谢！

icfbicfb · 发表于 2014-8-11 11:14:41

直接打开子模块的FRAM view，把阻挡层删掉，存掉，然后打完power再恢复，先备份一个，
在icc里面干这些事情，

dddzr · 发表于 2014-8-15 18:48:18

回复 8# icfbicfb

谢谢版主的回复，这个不是block的问题，如果有block阻挡，strap是进不到子模块上面的，后面我发现子模块的VDD用derive_pg根本没法连到顶层的VDD上去（VSS也一样），感觉ICC把它们两个认成了两个不同的net，不知道为什么？

icfbicfb · 发表于 2014-8-16 01:06:17

子模块derive_pg_connections -create_ports top了没，

[求助] ICC 顶层调用子模块时，子模块没有VDD和VSS的pin的问题

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