Verilog中什么时候定义宏，什么时候定义parameter呢？

newoutst · 发表于 2014-8-4 20:17:38

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比如我的模块中有一个参数T 是可以配置的，那我是把T定义成parameter还是定义成宏呢？

orlye · 发表于 2014-8-4 20:30:21

个人习惯尽量用parameter。
parameter只在模块内有效。
define是对所有文件有效的。
就像全局变量要尽量少用一样，能用parameter的不用define。

心灵失格 · 发表于 2014-8-4 20:47:42

全局变量少用

lvguang · 发表于 2014-8-5 17:19:26

宏是全局的，parameter是本地的，就这么简单

eaglelsb · 发表于 2014-8-6 12:36:35

要清楚自己这个参数对系统的影响，如果你就是整个系统的owner，这一个定义你知道会全局使用，那这么做；如果仅是开发里面的模块，慎用。

liangyi790328_8 · 发表于 2014-8-6 16:19:08

parameter 用于同一个module，宏用于不同module之间的调用。

[求助] Verilog中什么时候定义宏，什么时候定义parameter呢？