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[求助] 一款fpga的板子能最大能跑多大时钟频率,怎么确定?

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发表于 2014-8-4 09:37:10 | 显示全部楼层 |阅读模式

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一款fpga的板子能最大能跑多大时钟频率,怎么确定?
比如我使用的virtex6板子

官方的文档有说明吗?

除了代码的影响,能执行最大的时钟频率由哪些因素确定?

谢谢
发表于 2014-8-4 09:58:52 | 显示全部楼层
fpga结构,工艺极限。环境等。
发表于 2014-8-4 10:03:48 | 显示全部楼层
xilinx的有文档说明,Virtex6 600M左右。个人觉得没多大参考价值。真正代码实现是要布局布线的。Altera的器件会比Xilinx的跑的快,你可以用syplify综合比较试试看,但是会比较贵。
发表于 2014-8-4 10:43:49 | 显示全部楼层
官方文档会有说明 不过真正的还是要看你自己的设计
 楼主| 发表于 2014-8-4 10:47:06 | 显示全部楼层
回复 3# Abiuuu


   我找了下,没有找到,能否告诉我是哪个文档
谢谢
 楼主| 发表于 2014-8-4 10:47:44 | 显示全部楼层
回复 4# liuguoxu2080


      我找了下,没有找到,能否告诉我是哪个文档
 楼主| 发表于 2014-8-4 10:48:59 | 显示全部楼层
Each DSP48E1 slice fundamentally consists of a dedicated 25 × 18 bit two's complement multiplier and a 48-bit
accumulator, both capable of operating at 600 MHz.
我只看到这样的一段话,但是他是描述dsp48e1的
发表于 2014-8-4 20:51:07 | 显示全部楼层
看使用手册
发表于 2014-8-6 13:37:52 | 显示全部楼层
同样纠结这个问题,没看到相关说明,设计之前又不能自己测
发表于 2014-8-6 14:26:49 | 显示全部楼层
同样纠结这个问题,没看到相关说明,设计之前又不能自己测
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