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查看: 5706|回复: 14

无法使用从cadence的SCH editing中调用Verilog_XL

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发表于 2014-7-30 09:54:36 | 显示全部楼层 |阅读模式

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我安装好了cadence 5141和IUS8.2,nc_verilog好似可以单独运行;但还是无法从Virtusoo schemetic editing中的tools->simulation->Verilog-XL直接调用verilog-XL,调用之后会显示invalid verilog executable verilog  please check existence and/or permissions and try again. Relatice pathnames are relative to run directory;但我根据提示好似也查了,可以得到which verilog的提示是/IUS92/tools/bin/verilog,而且也可以顺利运行nc_verilog;但由于我们有时候想分析一下别人的电路的功能,需要直接从原理图情况下直接运行verilog-XL来进行仿真;不知道该如何进行设置了!还请各位有知道告诉一下,多谢了!
verilog-xl提示错误.jpg
 楼主| 发表于 2014-7-30 10:57:44 | 显示全部楼层
点close后,可进入verilog-XL,图片如下图;但好似无法进行正确的识别全局变量VDD和GND;所以无法正确抽取电路的网表;
verilog-xl提示错误2.jpg
verilog-xl提示错误3.jpg
 楼主| 发表于 2014-7-31 09:35:47 | 显示全部楼层
求高人帮忙解决一下,如果没这个功能,很多时候不方便分析电路!
 楼主| 发表于 2014-8-6 11:54:53 | 显示全部楼层
请求高人指点!谢谢!
 楼主| 发表于 2014-8-8 10:28:58 | 显示全部楼层
就没有人碰到过这样的问题?还是没有人这样使用过verilogXL呢?
发表于 2014-8-18 20:00:17 | 显示全部楼层
遇到了,找不到解决办法!纠结中。
发表于 2014-8-18 20:02:11 | 显示全部楼层
我查看了VERILOG-XL的simulator那里,调用的VERILOG路径是直接VERILOG,不像NC_VERILOG那样是指向IUS的,个人感觉是IC5141调用IUS的软件时,某个设置或者环境变量没有设置好。
你解决了吗?
 楼主| 发表于 2014-8-22 09:25:11 | 显示全部楼层
再顶一下,希望能找到有人解决了这个问题的人帮忙告诉下怎么处理?
发表于 2014-8-26 09:45:34 | 显示全部楼层
xie xie !!!!!!!!!
 楼主| 发表于 2014-9-1 14:46:34 | 显示全部楼层
还是一直无法解决!我有另外一台机器,但是版本比较老,可以正常使用verilog-XL;
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