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查看: 3047|回复: 5

[请问verilog建模问题] 如何对可变延迟器件建仿真模型?

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发表于 2014-7-27 22:09:18 | 显示全部楼层 |阅读模式

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本帖最后由 sjtusonic 于 2014-7-27 22:10 编辑

我编写了一个这种模型:

module delaycell (delay,in,out);
   input [7:0] delay;
   input in;
   output out;

   assign #delay out=in;


endmodule


希望out信号是in经过delay这一延迟之后的信号。

我仿真时发现,delay值较小时(0-52),out值合乎要求,是in信号加延迟;但是当delay值增到52(00110100)时,out就不随in变化了。

请问这个语法是有什么特殊限制吗?

有没有更好的方式来给这种电路建模?

谢谢!
发表于 2014-12-28 11:45:18 | 显示全部楼层
delay大的时候in变化不能太快
 楼主| 发表于 2014-12-31 14:49:25 | 显示全部楼层




    这个问题跟timescale的设置有关系吗?
    我确实有这种需要啊:比如delay要能大于in信号的周期的80%,请问这该怎么办?
发表于 2015-4-24 11:21:45 | 显示全部楼层
回复 1# sjtusonic


    这种可变延时单元怎么实现呢大神?
发表于 2015-4-30 09:12:36 | 显示全部楼层
本帖最后由 wzh27 于 2015-4-30 09:14 编辑

You are using inertial delay by "assign #delay out=in"
Inertial delay will filter small pulse with width < delay.
If you wan to model such delay, you should use transport delay model, but it may be not what you actually want.
Sorry can't type Chinese on company computer.
 楼主| 发表于 2023-7-14 00:41:21 | 显示全部楼层


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