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本帖最后由 似水如烟 于 2014-7-25 17:30 编辑
能提供点debug方法的资料也可以。遇到的问题是：
ref中一个寄存器sel端口的值为c1，而impl对应端口的值为0，引起了matched但failing verification的情况。
想问下，这种情况应该怎么来debug。
是要顺着信号一步步追下去，看哪里不一样吗？
补充：
在submodule时，这个cells是可以验证过的，但在top时却验证失败。 |
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发表于 2014-7-25 17:21:10
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