怎么在spyglass CDC时，setup blackbox？

janlesion · 发表于 2019-8-2 08:23:39

在gui界面点击add file,修改stop design units 的value,内容填各个model的名字;
相当于shell命令set_option stop <module-name>

夏尔 · 发表于 2019-11-29 10:58:10

刚好在学spyglass

sonicsun · 发表于 2020-12-29 14:00:50

最好是带着可综合的model去做检查。memory会涉及到时钟域转换，设置成blackbox容易检查不到。

prabakaran_vlsi · 发表于 2021-6-16 05:52:44

you can use the abstract model of the IP, so the tool will consider a BBox and will not analyse the RTL of the IP.

chentb1990 · 发表于 2021-6-20 15:46:25

icfbicfb 发表于 2015-4-15 17:50
大公司特别喜欢用这个spyglass，其实也不是必须的

必须好用，谁用谁知道。

chentb1990 · 发表于 2021-6-20 15:58:15

续一个问题，为啥我set_option dw 0，然后 set_option stop dw_module_name ，cdc分析的时候，还是分析到了designware里的模块的内部的时序，还是分析的仿真模型的代码。请问怎么屏蔽spyglass对这个dw模块的分析呢

师小开 · 发表于 2021-11-18 14:28:39

memory读lib就行，有接口内容就不认为是黑盒
read_file -type gateslib *.lib

夏尔 · 发表于 2021-12-9 16:42:30

我公司也用的spyglass

comeon_lsl1 · 发表于 2023-12-14 17:39:32

学到了

大佬带带我 · 发表于 2023-12-15 14:31:30

楼主，想请教一下，将某个模块设置blackbox后，比如analog，出现时钟没有约束的error，请问这样子怎么解决

[求助] 怎么在spyglass CDC时，setup blackbox？