TTL与LVDS的转换

pengpwn · 发表于 2014-7-26 11:24:29

signaltap看的是真实的输出，它是要硬件跑起来才能看的，只不过它的采样率不可能很高，不能和示波器逻辑分析仪相比，相当于你是通过一个梳子看世界

steven_wgq · 发表于 2014-7-27 23:14:13

你可以使用Signaltap，采样时钟的频率建议在3倍时钟以上，但还要具体看一下你用的FPGA器件的数据手册，看一下内部可以运行的最高速率，综合考虑吧。个人觉得采样使用和数据速率一样的话SignalTap只能发现明显的逻辑错误，具体的时序细节看不到。

simida0572 · 发表于 2014-7-28 14:35:08

谢谢分享

3008202060 · 发表于 2014-7-30 16:42:58

回复 11# pengpwn

谢谢啊

3008202060 · 发表于 2014-7-30 18:51:02

回复 12# steven_wgq

您好我在使用signaltap中出现，我的好多输出输入的管脚在list中没有，有的都是那些中间变量的寄存器，能说一下这是为什么吗？我先看的是输出管脚的波形

email_war3 · 发表于 2014-7-31 07:54:37

由于signaltap抓信号也是利用内部的存储单元和逻辑，直接抓取管脚信号可能会影响时序，最好在看输出输入管脚时，最后加DDIO（寄存器输出）单元，再抓去输入输出管脚信号，signaltap里面对于pre-synthesis看到的是寄存器信号。采取倍频采集时，生成PLL IP是注意其倍频的范围，

3008202060 · 发表于 2014-7-31 08:04:05

回复 16# email_war3

谢谢~~ 学习了

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