Genesys开发板 MIG DDR2请教

ak47ak

使用Genesys开发板(virtex5-LX50T)测试DDR2（SODIMM，MT4HTF3264HY-667D3，256MB），用到了MIG IP核(V3.6)，遇到以下问题：1.引脚问题，IP核生成的odt、cs_n以及cke都是宽度为1位的信号，而开发板上对应的信号线却有两位；      2.map问题，由于电平标准没有设置好，在全编译的时候总是在map这个环节提示出错，将MIG自动生成的ucf文件里的电平标准粘贴到自己的ucf文件中，解决了该问题。
           NET  "DDR2DQ

"                                         IOSTANDARD = SSTL18_II_DCI;
           NET  "DDR2A

"                               IOSTANDARD = SSTL18_II;
           NET  "DDR2BA

"                              IOSTANDARD = SSTL18_II;
           NET  "DDR2RASN"                              IOSTANDARD = SSTL18_II;
           NET  "DDR2CASN"                              IOSTANDARD = SSTL18_II;
           NET  "DDR2WEN"                               IOSTANDARD = SSTL18_II;
           NET  "DDR2CSN

"                           IOSTANDARD = SSTL18_II;
           NET  "DDR2ODT

"                           IOSTANDARD = SSTL18_II;
           NET  "DDR2CE

"                              IOSTANDARD = SSTL18_II;
           NET  "sys_clk"                                    IOSTANDARD = LVCMOS25;
           NET  "idly_clk_200"                             IOSTANDARD = LVCMOS25;
           NET  "sys_rst_n"                                IOSTANDARD = LVCMOS18;
           NET  "DDR2DQS

"                            IOSTANDARD = DIFF_SSTL18_II_DCI;
           NET  "DDR2DQSN

"                          IOSTANDARD = DIFF_SSTL18_II_DCI;
           NET  "DDR2CLK

"                             IOSTANDARD = DIFF_SSTL18_II;
              NET  "DDR2CLKN

"                                       IOSTANDARD = DIFF_SSTL18_II;
    3.route问题。map问题解决后(亦有可能是map没有完全解决)，全编译的时候提示“Process "Place & Route" failed”，至今没找到问题所在。

     希望有用MIG做过DDR2的前辈传授点经验，若是能附上例程最好，不甚感激！

waterque

Thanks for sharing. In sharing, we trust.