关于cpu forwarding技术的问题

AveryYoung

假设有两条mips instructions，考虑经典的5级pipeline
add r4,r0,r2 ; r4 = r0+r2
sw r4,0(r1) ; store r4 into addr (0+r1) ;


由于add和sw存在对r4的data hazard 。那么此时cpu是stall两个时钟等add的结果写到r4中，还是forwarding这个r4的结果。
如果forwarding，是在sw的ID/EX 时forwarding，还是要在MEM阶段forwarding？

AveryYoung

顶一下。别沉了。。。。

Schweinshaxen

如果有forwarding,当然不会stall. 有forwarding的时候，第一条指令在EX算出结果后，经过pipeline register,在MEM阶段的开始阶段forward给处在EX阶段的下一条，而不必等到其写回register（forwarding的意义就在于此嘛）。BTW,你是学生嘛？这个问题很基础的

AveryYoung

回复 3# Schweinshaxen


   当forwarding 自然是不会导致CPU stall的。我的意思是，考虑这个情况

add r4,r0,r2 ; r4 = r0+r2
sw r4,0(r1) ; store r4 into addr (0+r1) ;


由于存在WAW，对于这个情况，考虑5级pipeline，那么cpu是采取stall sw指令的情况，还是采取forwarding技术。


当采取forwarding技术时，
sw指令在EXE阶段的ALU源操作数为 r1 和 #0，因此通过源操作数是判断不到forwarding的条件，但sw的r4寄存器在SW指令ID阶段以及EXE阶段的值不是真正的r4结果（因为ADD来不及更新REG FILE）。


1.pipeline中是否会在sw的EXE阶段将ADD的MEM阶段R4值写到sw在EX/MEM的pipeline reg中？并一直等到sw的MEM阶段作为写入mem的值


2. 但是因为sw指令需要使用这个R4的值是在MEM阶段，也就是说即使在ID阶段和EXE阶段sw指令得到的R4是错误的，但是可以仅在sw的mem阶段再去forwarding这个ADD的R4结果么？

jxk304

最好是把ADD在EX段的结果bypass到SW的ID段。
这样相当于在EX的最后时刻加了一个mux；如果从MA bypass到EX，则相当于在EX的最开始时刻加了一个mux。从timing来看EX增加的时间是一定的，都是一个mux的时间。但是在EX末尾加mux的好处是EX其他逻辑的timing不变，否则加在EX开始的话，整个EX的所有逻辑timing都会增加mux的时间。

所以一般都是在pipeline register的d端加mux。

yuanjundai

lou zhu hao ren yi sheng ping an

blueing

回复 4# AveryYoung

1.pipeline中是否会在sw的EXE阶段将ADD的MEM阶段R4值写到sw在EX/MEM的pipeline reg中？并一直等到sw的MEM阶段作为写入mem的值


2. 但是因为sw指令需要使用这个R4的值是在MEM阶段，也就是说即使在ID阶段和EXE阶段sw指令得到的R4是错误的，但是可以仅在sw的mem阶段再去forwarding这个ADD的R4结果么？
    最近在看相关的资料，给出我的粗浅理解：
1>.关于pipeline 是在sw 的EXE step or sw 的MEM阶段将r4 launch to sw，应该都能达到forwarding的结果，具体可能需要看core internal logic implementaion 方式
2>.即使是在sw 的EXE step launch 过去，也不影响的，pipeline会将这个vaule  capture 到 mem step by step.