cadence ocean script是否可用像verilog中那样固定位数的变量？

arch_devil · 发表于 2014-7-14 10:51:36

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cadence ocean script是否可用像verilog中那样固定位数的变量呢？在下想对一个电路跑很多变量输入并测试不同输入时的电路参数，每个输入端只需要1或者0，但是每次输入有64个输入端，在下想把一个整数（16进制或10进制数）读进来，转成类似verilog中[0:64]这种形式，以方便将其按位赋入64个输入端口。请问有可能直接实现么？

victor0o0 · 发表于 2014-7-14 11:35:43

我一般用个理想AD搞定

arch_devil · 发表于 2014-7-14 11:53:47

回复 2# victor0o0

感谢回复，能稍微解释一下么？在下没用过这个东西~，是cadence里边已经给了的模块么？

zhangjiexd · 发表于 2014-7-16 10:49:27

在cadence的ahdlLib里面有模块“adc_8bit”和“adc_8bit_ideal”，但是要稍微调整一下的。
你可以调试着看，而且你是64位的，一定要改改的。
照着例子改动应该能搞定的

fuzhibo · 发表于 2014-7-16 21:57:49

谢谢分享

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