模块端口很多，怎么写？

unionten · 发表于 2014-7-13 16:30:40

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比如某个模块需要10个8位的端口，怎么在module()中写呢？一个一个写吗？（module(a1,a2,a3......)）可以用简略的办法书写吗？module(a1[9:0])?

orlye · 发表于 2014-7-13 20:30:27

要一个一个写。
你可以每个端口占1行，清楚点。
10个算什么，100个都算少的……

HADIST · 发表于 2014-7-13 22:20:36

楼主太懒啦

eaglelsb · 发表于 2014-7-13 22:31:12

懒是进步的动力啊，LZ想法是可以的，现在verilog 2005和SV是支持的了，你仿真与综合的时候会提示你加个选项。

菜鸟要飞 · 发表于 2014-7-14 09:42:07

楼主太懒啦

飞扬紫百合 · 发表于 2014-7-14 11:30:13

对于module的interface，难道还有不一个一个写的捷径？？

eaglelsb · 发表于 2014-7-14 12:58:51

我发个例子：
reg  [7:0]             vpd_table [0:255];
wire [7:0]             checksum_tmp [0:9];
reg  [7:0]             checksum_d [0:9];
reg  [7:0]             checksum;

这个是在模块内部调用的，但是你用在interface上也可以。以前使用VHDL时，经常用数组穿越模块，相当地简洁。

vongy · 发表于 2014-7-14 19:22:43

用verilog-mode自动生成

autim · 发表于 2014-7-15 22:28:01

用SYSTEMVERILOG ，
它支持数组型的端口

520810 · 发表于 2014-7-15 22:33:18

一行一行的写，调理清楚些

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