set_clock_transition对时钟树有什么影响？

abcn101 · 发表于 2014-7-9 14:08:23

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各位前辈你们好！
set_clock_transition的值是越小越苛刻吗，对于encounter来说。
我做了实验，一次是把set_clock_transition设为0.1，一次是设置为10，
CTS之后发现两个版本没区别，时钟树的层次、所有的BUF/INV都是一样的。
到底set_clock_transition这个约束对后端产生什么影响？

windwithgone · 发表于 2017-4-1 19:19:39

同问

教父 · 发表于 2017-4-6 16:45:22

你这个实验如果是小的逻辑模块，时钟树的结构比较简单，你再怎么设置几乎都一样，当你在做大的系统的时候修改了应该就能看出变化来，

myr · 发表于 2017-4-21 21:49:25

回复 3# 教父

那transition到底是怎么影响CTS的skew的呢，在做CTS的时候软件是怎么使用transition的呢？

Timme · 发表于 2017-4-21 23:47:44

这个命令是没有时钟树时做时序分析用的

教父 · 发表于 2017-4-24 10:39:13

首要你要明白信号的transition变化的时间是与哪个因素相关，是与你的驱动能力和负载决定的，举例来说说，前一级是CKBD8，你后面驱动2个CKBD8和驱动6个CKBD8，这个时候第一级的输出和输入的delay 和输出的transtion 肯定是不同的。当然transition越小越严格，你一般在你的sdc 约束里面设置，同时你也在cts 约束里面可以添加SinkMaxTran and BufMaxTran。

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