verilog端口声明可不可以这样写？

智乐 · 发表于 2014-7-9 11:25:20

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Verilog的端口声明，下面的语法是否正确？端口DFT_sdo连接的线并非DFT_sdo，而是n_28，然后就这样声明
module case_1 (
scn_obs_force,
.DFT_sdo(n_28),
DFT_sen,
DFT_sdi,
nRst,
clk_20M);
output [11:0] scn_obs_force;
output n_28;
input DFT_sen;
input DFT_sdi;
input nRst;
input clk_20M;