AXI3的verilog实现

hbhbts · 发表于 2014-7-2 11:03:08

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本人最近时间较多，研究了下axi总线协议，想利用空闲时间完成axi interconnect verilog 实现，希望大家多给些有用的信息。总体来说现在定的interconnect架构是share address bus and mutiple data buses, interconnect分为三个部分：Fabric-Master-Interface， Fabric-Slave-Interface，和Master-Slave-Interface。希望大家多多讨论！

gasont · 发表于 2014-7-2 16:43:42

貌似xilinx xps中有源码可参考

liuguoxu2080 · 发表于 2014-7-3 10:57:13

小弟也在研究这块这在写代码不是很明了一块儿努力

hbhbts · 发表于 2014-7-3 15:46:47

嗯，有什么问题可以一起讨论，目前我想到了较为完全的解决方法，但是感觉不是最优的

gs2198 · 发表于 2014-9-4 19:19:38

fhoiqfipoujwpeih

eaglelsb · 发表于 2014-9-5 14:18:47

重点在于提高交换效率，不同的port与多个burst在切换时浪费的时间更少，更多的时间用于传送数据上。比如READY信号，主动方是不需要考虑ready状况就进行传输的，这样能提高效率。
从源端取数据到真正interconnect交换这段时间，可以先将数据预取出来存放好，一旦仲裁轮到时，能马上发送出去，减少valid为低造成的等待延迟。

redleaf1988 · 发表于 2014-10-30 16:38:38

我想问代码在哪？

redleaf1988 · 发表于 2014-10-30 21:27:57

回复 3# liuguoxu2080
我在哈工大深圳研究生学院读研，做数字IC 这块，也在弄AXI 总线，咱俩能否正常做个朋友，我qq: 712388678 加一个吧

redleaf1988 · 发表于 2014-10-30 21:31:31

能够分享下 axi 代码？

zombes · 发表于 2015-1-8 11:11:29

AXI4是什么东东

[讨论] AXI3的verilog实现

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