请教cadence模拟64位加法器输入端太多问题

arch_devil · 发表于 2014-7-2 04:50:43

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本帖最后由 arch_devil 于 2014-7-2 05:01 编辑

在下新用cadence不久，最近用cadence virtuoso画好了一个64-bit加法器的schematic，但是模拟的时候会有近200个输入输出端口，如果设置使用vpulse(NCSU_Analog_Parts -> Voltage_Source)在每一位输入端、电容在每一位输出端的话实在是很麻烦，而且要重复多次使用不同输入来跑的话会非常麻烦，每次都需要修改上百个vpulse参数，请问是否有简便点的方法呢？比如多位的vpulse，直接输入十进制数就可以产生对应64位的信号？
十分感谢！

victor0o0 · 发表于 2014-7-2 09:50:23

Using an ADC

arch_devil · 发表于 2014-7-2 11:09:29

感谢回复，可否略详细些？在下初学这个，对此不甚了解，感谢，

慕娉婷 · 发表于 2015-3-24 11:42:15

LZ解决了吗，求方法

果冻 · 发表于 2019-1-22 17:02:06

直接使用setbit就可以了，在ideal_elements这个库里面找

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