设计一个高压开关，请各位推荐合适的工艺

wjx197733

设计一个高压开关，电路如下图所示：

要求：
1。模拟输入范围为-15V~15V，模拟输出范围为-15V~15V
2。电源电压：V+=15V，V-=15V。
3。时钟Q和Q~的范围为-15V~15V

以前使用了CSMC的1um40V的BiCMOS工艺，但测试发现片子很快被烧。原来，这个工艺中，管子的源漏极与管子的“体”之间的反向pn结电压不能承受30V，同时管子的Vgs、Vds也承受不了30V。

也找了ASMC的BCD工艺，60V的。发现这个工艺中，管子的栅源电压只有5V，差距比较大。

实在很困惑，请各位帮忙推荐一个合适的工艺吧，谢谢！！！！

fuyibin

普通MOS承受不了30V吧，BCD工艺应该有DMOS，一般是LDMOS，那个才是40V或60V耐压吧

wjx197733

回复 2# fuyibin


您说的40V或60V，应该是指漏极和源极之间的耐压吧。
有没有栅源电压、栅体电压大于30V的工艺？？

freecore

设计一个高压开关，电路如下图所示：

要求：
1。模拟输入范围为-15V~15V，模拟输出范围为-15V~15V
2。 ...
wjx197733 发表于 2014-6-30 10:10

                               
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   难道哥们还没弄清楚csmc工艺的耐压就去流片了？

wjx197733

回复 4# freecore

NND！不知道在我之前的工程师是如何设计的，反正现在由我来殿后，很郁闷的啊！！！

fuyibin

回复 3# wjx197733

源漏之间耐压40V，但是漏到地也能承受40V
我觉得耐压这个问题归结为三个方面
1. 反向pn结耐压，这个是最基本的，如果做不到，那么做个二极管都会失败，别说更复杂的器件
2. 栅氧耐压，这个取决于氧化层的厚度和质量，有个固定的比例关系，因为氧化层承受的场强有个物理极限，超过就击穿了
3. MOS source drain punch through，源漏穿通，源漏承受耐压于沟道长度成正比
在我记忆中普通的1um工艺中的MOS是承受不了40V的，可能也就是应用于5V或12V供电
不知道1um工艺栅氧化层多厚，也许10nm或15nm。180nm栅氧3.8nm，1.8V。6nm栅氧，3.3V。
LDMOS是利用一部分场氧作为栅氧，来提高耐压的

wjx197733

回复  wjx197733

源漏之间耐压40V，但是漏到地也能承受40V
我觉得耐压这个问题归结为三个方面
1. 反向 ...
fuyibin 发表于 2014-6-30 13:34

                               
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fuyibin,   您有没有合适的工艺推荐一下？谢谢！！

fuyibin

回复 7# wjx197733

没做过高压，但我觉得既然是40V或60V的工艺，应该考虑到了这方面的问题
可能是器件类型没有选对，工艺中应该有低压管和高压管之分吧
华虹nec也有高压工艺，对于任何一个工艺都先要仔细study一下
搞清楚工艺基本参数和特点来判断满足不满足自己的产品

wjx197733

这东西以前是我的同事做的。现在这个同事离职了，承蒙领导看得起，指定我来擦屁股。
您说的华虹NEC工艺，我先调查一番吧。谢了！！

peterlin2010

回复 9# wjx197733


  how about  vanguard 0.5um 40v  ?

but 你須  isolation MOS .一般高壓MOS  有很多 Drain 可以耐高壓
但是 source- buck 間低壓  , asy-nmos   asy-pmos ,

使用 isolation hi-Volt MOS  .  或是  symmentric Hi-volt mos
雙端都耐高壓方式