【zhanghe】【挑战笔记2】之用户自定义IP核的封装

zhanghe901126

~~~~~~~写在前面~~~~~~~~~
以前只用过altera的产品，软件是Quartus。最近才接触xilinx的产品，新学的vivado，我的版本是vivado2013.4，我发现vivado确实强大，很多功能集成在一起，也确实很复杂，这样在一些细节或步骤注意不到就会产生错误，就比如在定制IP核的时候，我就遇到了很多细节上的问题，比如文件夹的路径、导入到SDK时总报错，研究了很久才找到原因，这些问题都会在这篇笔记中详细介绍。
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上一篇笔记已经完成了CRC8查找表的算法，在封装IP核的过程中我们只需要上一步的.v文件，也就是CRC8_LookupTable.v文件。


1）打开vivado， 点击 manage IP 创建新IP，如下图：


2）选择IP核工程路径：CRC8_LUT_IP这个文件夹是之前创建的，以后我们所有的创建的文件都在这个文件下，这个路径很重要


3）点击finish后，在TOOL下拉菜单选择Create and Package IP


4）点击next，选择Create New AXI4 Peripheral，注意默认的路径是 CRC8_LUT_IP/managed_ip_project ，这个事错误的，如果在这个路径下的话，在接下来的过程中会遇到错误，将路径改为： CRC8_LUT_IP下
  

5）添加IP核的详细信息：


6）更改AXI总线名字，添加4个32位的slv_reg寄存器，其实都是默认的即可


7）选择Generate Drivers，点击next，然后finish


8）这样我们就可以在IP Catalog下搜索CRC，就会找到自己生成的IP核"CRC8_LUT_ip_V1_0", 然后右键选择Edit in IP Packager，这样就会打开IP核编辑界面：


9）在flow navigator栏中选择 add aoirce 添加之前自己编辑的CRC算法的.v文件，即CRC8_LookupTable.v

10）会发现在工程里一共3个.v文件：CRC8_LUT_ip_v1_0_S_AXI.v 和 CRC8_LUT_ip_v1_0.v 和刚刚添加的自己的CRC8_LookupTable.v文件，然后需要修改CRC8_LUT_ip_v1_0_s_AXI.v 文件，把我们的IP核挂载到AXI总线上，其实就是一个简单的例化过程。由于我所创建的IP核不需要和FPGA外部通信，不用分配引脚，只需和AXI总线通信，所以就不用在CRC8_LUT_ip_v1_0_S_AXI.v添加用户input或者output，只需把slv_reg 0 1 2 3 分别连接到sclk、en、din和CRC8.
由于slv_reg3是一个寄存器型的，所以要定义一个wie型变量CRC8，再连接到slv_reg3，不然综合会出错。


11）然后保存，综合，如果报错，继续修改综合，知道没有报错。


12）综合完成后，点击Package IP - CRC8_LUT_ip标签页，点击Categories ，选择我们的IP核将会出现在IP catalog的哪个类别里面，如果选择“basic elements” 就会在IP catalog的basic elements类别下找到，如图


13）添加IP核支持的芯片型号，也就是添加family，因为要在microZed板子上跑，所以要把zynq系列添加进来


14）最后封装IP，如果我们能在Create archive of IP所示的路径下找到这个压缩文件，就说明我们的IP制定成功了~

angelaboy

集成电路设计宝典

zuqiushanglan

感谢楼主

金包子

谢谢分享，很有用

zhuangzard

谢谢分享，这个很有用，建议作者写一个类似指南的东西，会更加有帮助！！

菜鸟要飞

这个很有用

john306en

这个真实用

jpbrown19

太實用了這篇~我愛!!

edwardk

学习中。。。。