关于CIC滤波器溢出处理

挂在天边的鱼 · 发表于 2014-6-30 16:55:35

回复 10# cyqtomb

关于浮点数相加由于尾数部分表示不了造成舍弃确实会存在这样的问题，我也怀疑过，但是觉得双精度浮点尾数有52bit来表示，就往别的方向考虑了，这个我后面再想办法验证，确实有可能是这上面造成的。

wksim · 发表于 2014-6-30 22:53:15

回复 1# 挂在天边的鱼

i need your help. pdf file...

ricvadim · 发表于 2014-7-4 02:05:53

Ok, very good.

ericking0 · 发表于 2017-12-28 11:11:50

关于你说的失真，我觉得原因出在matlab的浮点数表示上。因为cic滤波器，其本质是与其原型滤波器--矩形窗滤波 ...
cyqtomb 发表于 2014-6-30 16:04

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说的最清楚了，前两天用verilogA搭了一个cic3，总是爆，加一个饱和mod还是爆；折腾半天才回过神来，simulator是浮点的，我mod的基太大了，导致浮点误差飞了，结果把mod的基改小就好了；
实际实现是定点了，积分爆了以后，从另外一头转过来，因为补码，差分的时候减的时候其实没影响；

ZJU_emi · 发表于 2024-1-8 16:27:30

cyqtomb 发表于 2014-6-24 23:01
如果你的cic每一级的位宽都能够满足输出最大增益的幅度，内部的溢出处理是完全没有必要的。
参考下这篇文章 ...

这篇讲 CIC decimation filter register pruning ，讲的很好

ZJU_emi · 发表于 2024-2-27 11:24:09

cyqtomb 发表于 2014-6-30 16:04
关于你说的失真，我觉得原因出在matlab的浮点数表示上。因为cic滤波器，其本质是与其原型滤波器--矩形窗滤 ...

谢谢，前辈说的很正确的。但为什么用Hogenauer的pruning width方法之后，做FFT之后ENOB只有3bit了，直接爆掉了
CIC滤波器截位问题 - 数字IC设计讨论(IC前端|FPGA|ASIC) - EETOP 创芯网论坛 (原名：电子顶级开发网) -

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