xilinx的IP核生成的DDR2控制模块，工作频率只有大概20M？怎么提不高了呀

sonson2008 · 发表于 2014-6-27 16:00:03

给你个建议。把读写数据和指令都丢到一个FIFO里面，通过几个RDY信号来控制FIFO的读写到APP接口。

jie768029 · 发表于 2014-6-27 17:02:17

回复 10# fascinate_lyd98

用了的，就是用的MIG生成的，仿真文件都是它自己生成的

edwardk · 发表于 2018-12-18 21:48:15

学习中。。。。。。。。。。。。。。。

[求助] xilinx的IP核生成的DDR2控制模块，工作频率只有大概20M？怎么提不高了呀