fpga开发的扇出问题

hzc191025 · 发表于 2014-6-16 16:20:46

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请问，使用哪些工具可以查看模块中信号的扇出个数？我看到时钟信号的扇出多大2000+，这个不知道是不是问题？

请多多指教

haitaox · 发表于 2014-6-16 16:41:39

时钟扇出太大会影响 clk_skew，但是在FPGA中，由于bufg的作用，clk_skew会很小。只要你的时序分析通过了，就无需多注意扇出的问题。

hzc191025 · 发表于 2014-6-17 14:44:26

时钟扇出太大会影响 clk_skew，但是在FPGA中，由于bufg的作用，clk_skew会很小。只要你的时序分析通过了，就 ...
haitaox 发表于 2014-6-16 16:41

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谢谢，我有个问题请教一下我的模块发现很不稳定，之前有个减法，运行不稳定，后来找到之后，修改成加法就稳定了，都不知道原因是什么？就是碰运气。
请问大概的原因是什么？通过什么方法可以检查出问题所在？

haitaox · 发表于 2014-6-17 22:54:09

你好
不稳定的现象是什么样的，加法和减法应该用到的逻辑资源是差不多的。
你的时序过了没有？

eaglelsb · 发表于 2014-6-18 14:46:33

同意LS的，加减法在实现上是一样的，你注意过signed, unsigned类型的处理没？另外还有溢出的处理，A-B，如果A小于B呢？如果是相加，溢出了呢？

murphy522 · 发表于 2015-9-9 15:26:22

VIVADO 下遇见这个。时序通过，硬件功能不正常，代码中使用复用保持特征字，功能才正常。

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