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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › Setup/hold check: fast clock to slow clock

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查看: 1846|回复: 1

[求助] Setup/hold check: fast clock to slow clock

发表于 2014-6-11 10:02:23 | 显示全部楼层 |阅读模式

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本帖最后由 freespirit 于 2014-6-11 10:03 编辑

请问，默认的setup check是不是CLKP的setup4和CLKM的capture edge? 默认的hold check是不是CLKP的setup1和CLKM的rise edge?

Clock, fast, hold, setup, slow

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发表于 2014-6-11 12:36:39 | 显示全部楼层

是的,默认的setup/hold关系是如此，因为默认的情况对应最严格的setup/hold check
但是可以通过set_multicycle_path 命令分别设置究竟用哪一个launch edge来进行setup/hold check

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