求助：关于candence下数模混合仿真

sokiphon · 发表于 2014-6-11 09:50:45

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本帖最后由 sokiphon 于 2014-6-11 09:58 编辑

RT，之前一直没有接触数模混合方面的东西。现在需要做一些数模混合仿真，我已经有.V和.lib文件。我是在IC61下仿真，我的方法：
1.import .V文件，转换成functional的symbol，
2.创建一个模拟电路symbol
3.创建模拟和数字电路顶层线路，创建config，数字interface设置好，打开ADE，simulator设置为spectreverilog，导入model文件（这里我只设置了模拟需要的model，自始至终没用到.lib文件），设置瞬态仿真时间，开始仿真，
前几步对照网上找到的cadence spectreverilog仿真资料，应该都没什么问题，可是最后仿真总是unsuccessful。
我把过程中出现的问题和主要界面截图了，麻烦大神们帮我看一下，指教一二，谢谢！

sokiphon · 发表于 2014-6-11 10:02:17

有木有这方面的高手....

sokiphon · 发表于 2014-6-11 13:55:54

木有人回答吗？

cadence大神 · 发表于 2014-6-11 14:18:03

ADE->Simulation->Options->Digital 打开之后有个Verillog-XL Executable 需要设置Verilog.vmx的路径。

sokiphon · 发表于 2014-6-11 17:06:01

回复 4# cadence大神

这个应该怎么设置，设置有什么作用？谢谢~

jxbuaaee · 发表于 2014-6-30 16:14:47

我自己用ams仿真。
需要有个connect rule，也就是数字电平和模拟电平的关系，这个你ms没有。
其余的看上去没什么问题。

ccic · 发表于 2015-5-29 11:28:36

回复 1# sokiphon

不知道楼主的问题解决了吗？我想问一下IE如何设置，我设置完成后输出数字高电平还是默认的5V，数字模块没有正常工作，楼主有遇到吗？

guoaiying · 发表于 2015-6-3 19:35:10

怎么解决的呀！

liki799 · 发表于 2015-9-17 18:01:28

USRERR 是错误提示，数模分割没法认你的VPULSE VDC等。
view list：verilog spectre schematic functional
stop list: verilog spectre functional

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