设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 求教访问底层信号问题
返回列表 发新帖
查看: 2150|回复: 2

[原创] 求教访问底层信号问题

[复制链接]
长安客2014
发表于 2014-6-7 23:36:42 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
我的模块式用VHDL写的，测试文件用的是Verilog，怎么在测试文件里面访问底层VHDL模块的信号或者变量，刚学习，很多不懂，各位大牛给力啊
verilig, VHDL

相关帖子

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
回复

举报

长安客2014
 楼主| 发表于 2014-6-9 22:15:11 | 显示全部楼层
各位大牛，怎么破解啊？
回复 支持 反对

举报

长安客2014
 楼主| 发表于 2014-7-21 22:45:02 | 显示全部楼层
没人回复啊，再怒顶一下
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-20 20:22 , Processed in 0.021876 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表