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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 求教访问底层信号问题
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查看: 1980|回复: 2

[原创] 求教访问底层信号问题

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长安客2014
发表于 2014-6-7 23:36:42 | 显示全部楼层 |阅读模式

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我的模块式用Vhdl写的，测试文件用的是verilog，怎么在测试文件里面访问底层VHDL模块的信号或者变量，刚学习，很多不懂，各位大牛给力啊
verilig, VHDL

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畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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长安客2014
 楼主| 发表于 2014-6-9 22:15:11 | 显示全部楼层
各位大牛，怎么破解啊？
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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长安客2014
 楼主| 发表于 2014-7-21 22:45:02 | 显示全部楼层
没人回复啊，再怒顶一下
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