Synopsys VCS后仿真

htj844575037 · 发表于 2014-5-6 13:30:08

恩，是要把被测试文件换成逻辑综合之后的网表。供应商提供的那个库在你做逻辑综合的时候用到了，将你的rtl代码都映射成了库里的逻辑单元，包括你的sdf里面的延时信息，也都是由库里的信息得到的。

ziseouranle · 发表于 2014-5-6 13:56:55

回复 11# htj844575037

供应商是不是会提供一个.v的库，这个库是不是需要在tb中包含进去，我昨天试了试没有包含这个库，编译的时候提示好多模块都没定义（比如一些门），还有那个fileio.c和fileio.o以及那个.tab文件是干嘛用的？您了解吗？谢谢 SR(A5WN871`R){7E7~}5U43.jpg

htj844575037 · 发表于 2014-5-7 09:00:31

恩，是会提供一个.v的库文件，在编译仿真的时候需要加进去的。至于您说的fileio.c之类的我也不清楚，互相学习，共同进步。

ziseouranle · 发表于 2014-5-7 09:52:52

回复 13# htj844575037

非常感谢您这么热心的回答，以后有问题希望还可以请教

jeffej · 发表于 2015-11-14 09:49:58

Synopsys VCS后仿真

Dontcare · 发表于 2019-10-10 15:21:25

前仿真是在window下进行的！！直接使用v文件进行了dc综合！！下了解一下后仿真是怎么弄的！！初学者求助啊

Capy · 发表于 2019-10-14 10:54:38

VCS supports RTL-level verification，吃你的design（Verilog code），testbench（.v or .sv）就可以了。
VCS supports GATE-level verification，吃你synthesis后的netlist，SDFfile，scantest or clocktree insertion

Capy · 发表于 2019-10-14 10:57:07

ziseouranle 发表于 2014-5-6 13:18
回复 9# htj844575037

你说的应该是gate-level的，吃sdf和synthesis后的netlist以及scantest or clocktree insertion

542002990 · 发表于 2021-1-4 16:36:42

谢谢分享

rango_1 · 发表于 2021-3-18 13:24:53

Please share vcs 2020 thank you

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