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查看: 4173|回复: 8

[求助] hold不满足

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发表于 2014-5-4 10:54:28 | 显示全部楼层 |阅读模式

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本帖最后由 topkingstar 于 2014-5-4 10:55 编辑

哪位大神帮忙看看,小弟先谢过了!
综合布局布线后,quartus没提示时序不满足,用modelsim仿真的频率也低于Fmax,但是后仿出现错误,如下

Error: D:/modeltech_6.6b/altera/altera_primitives.v(287): $hold( posedge clk &&& reset:1099898665 ps, ena:1099898687 ps, 244 ps );
#    Time: 1099898687 ps  Iteration: 0  Instance: /filter_tb/inst_filter/\inst_sinc1|data_ch1_dly_9_
发表于 2014-5-5 23:00:19 | 显示全部楼层
回复 1# topkingstar


   没贴全,看不出来什么问题。
发表于 2014-5-5 23:23:52 | 显示全部楼层
你的testbench里面的timescale怎么设定的,最好 1ns/1ps,然后clock不能太低,要高于clock的约束时钟,hold不满足有可能是因为clock慢了。
 楼主| 发表于 2014-5-6 16:41:59 | 显示全部楼层
回复 3# gjb649666926


   谢谢啊!综合后的文件和testbench中我都用1ns / 1ps,但是不是这个问题,我把时钟频率降了降就ok了。
发表于 2014-5-6 16:44:06 | 显示全部楼层
回复 3# gjb649666926


    hold与时钟频率没关系吧
发表于 2014-5-6 16:49:59 | 显示全部楼层
问题先描述清楚啊
发表于 2014-5-7 08:46:05 | 显示全部楼层
hold跟频率没有关系
发表于 2014-5-9 15:23:03 | 显示全部楼层
hold跟频率没有关系,下个数据来的太快了,走慢点
发表于 2014-5-9 19:58:12 | 显示全部楼层
可能为异步路径
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