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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › module中参数的传递
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查看: 1619|回复: 1

[求助] module中参数的传递

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w_wanghongqi
发表于 2014-4-23 19:49:44 | 显示全部楼层 |阅读模式

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在verilog文件的module中的parameter定义的参数，除了例化该module时通过#的方式进行传递外，还有其他的方式吗？
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zw84611
发表于 2014-4-28 19:23:37 | 显示全部楼层
有的仿真器在编译时有-defpara参数
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